快科技 5 月 25 日消息，在上海举行的电气电子工程师学会（IEEE）国际电路与系统研讨会 ISCAS2026 上，华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲，不仅正式发布了指导半导体产业发展的全新 " 韬 ( τ ) 定律 "，更首次披露了将于今年秋季面世的新一代麒麟手机芯片的重要信息—— " 麒麟 2026" 手机芯片将是逻辑折叠技术的首次成功实施。

从演讲现场展示的官方 PPT 来看，麒麟 2026 芯片作为逻辑折叠技术的首次成功实施案例，交出了一份令人震撼的成绩单。

相比传统的 2D 平面设计，这款芯片的晶体管密度大幅提升了 53.5%，达到了的 238MTr/ 平方毫米（MTr：MillionTransistors 的缩写，即百万个晶体管），这意味着每平方毫米的芯片面积上，可以集成 2.38 亿个晶体管，理论上与 Intel 18A 工艺持平，接近初代台积电 3nm。

与此同时，芯片的 P 核能效提升了 41%，最高频率也提升了 12.7%，实现了性能与能效的双重飞跃。

事实上，麒麟 2026 芯片的突破并非偶然，而是华为韬 ( τ ) 定律六年实践的结晶。面对摩尔定律日益逼近物理极限和经济效益双重挑战的行业困局，华为创新性地提出以 " 时间 ( τ ) 缩微 " 替代 " 几何缩微 " 作为半导体与电子系统演进的新指导原则。

与传统单纯追求晶体管尺寸缩小的思路不同，韬定律构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。

具体而言，器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数 τ；

电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；

芯片层面：通过 " 软件、架构、芯片 " 的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；

系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

据何庭波透露，在过去六年的探索中，华为基于韬定律已成功设计并量产了 381 款芯片，广泛覆盖了千行百业的需求。

展望未来，华为给出了清晰的技术路线图，预计到 2031 年，基于韬定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。未来十年，华为将全面走向逻辑折叠技术，甚至发展出更多层的折叠技术，不断优化从器件、电路到芯片和系统的全栈性能。

值得一提的是，何庭波在演讲中特别强调了开放合作的重要性。她表示：" 未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。在韬定律的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。"