今天刷到英特尔的新专利，我整个人愣了一下——不是新 CPU，不是新显卡，而是一个专门冲着 HBM4 去的存储方案，代号叫 XBM。说真的，这几年 HBM 一直是 AI 加速器的标配，贵是真贵，缺也是真缺，搞得部分产品都转去用 LPDDR 了，就为了在供应、价格、功耗上找个平衡。英特尔这时候掏出一个新方案，意思很明确：你那套我也有想法。

先说一下背景。HBM 这几年在 AI 加速器上的地位，差不多就等于 " 没有它你都不好意思说自己做高性能计算 "。但问题也摆在那儿——供应紧张、价格高、功耗大，所以有产品开始用 LPDDR 来顶。LPDDR 确实更高效、容量也更大，可带宽不足这个硬伤绕不过去。所以之前一段时间，行业里有人提出了 HBC（Hybrid Bonding Cube）这种方案，思路是把计算和高速缓存带宽绑在一起，用 3D 堆叠芯片解决。相比 HBM，HBC 更快、更高效、可扩展性也更强。它的连接方式是通过 2D 有机基板连接 SoC，外部是逻辑芯片和加速器核心，然后利用硅通孔（TSV）技术在上边堆 LPDDR DRAM 芯片。

现在英特尔这套 XBM，看起来就是另一个 HBM 级别的竞品方案。根据专利描述，XBM 采用分段式晶体管设计，包含一个封装基板、一个可选的逻辑基础芯片，以及堆叠的存储芯片。芯片里每个存储芯片都采用 1T1C 结构（1 个晶体管加 1 个电容）组成的 DRAM，而且英特尔把晶体管移到了 BEOL 后端金属互连层，目的很直接——提升面积利用率和 TSV 密度。相比传统后端晶体管 DRAM，这带来的带宽提升是实打实的。

容量方面，每个 XBM 芯片在 0.5GB 到 5GB 之间，封装尺寸跟 HBM4 保持一致。还有一个挺有意思的点是 XBM 可以支持多种封装选项，包括 MoP（这意思差不多就是你可以在更小的外形方案里拿到更高的带宽和容量）。XBM 还会采用 Cross-Batch Memory 方案，连接到一个 32 GT/s 速率的 UCIe I/O 模块，英特尔说成本会比 HBM4 更低。

再看时间线。英特尔今年早些时候宣布跟力积电（PSMC）和日本软银旗下公司 SAIMEMORY 合作，开发一个叫 "Z-Angle Memory（ZAM）" 的新型存储器技术，不过那个还没进入商业化阶段。而 XBM 预计在 2030 年前后实现商业化。从目标定位、性能指标和商业化时间表来看，这两项技术很可能互相关联—— XBM 更像是英特尔给 HBM4 生态扔出的一个新变量。

说实话，看到这个消息我脑子里第一反应是：英特尔这是要重新搅动高带宽存储的局啊。HBM4 还没大范围铺开，替代方案就已经在路上了。XBM 如果能按期落地，而且真做到成本更低、封装尺寸一致、还支持多种封装选项，那对于做 AI 加速器那帮厂商来说，选择可就多了。更关键的是，这背后能看出英特尔在存储技术上的野心不只是停留在 CPU 和 GPU 上——从 ZAM 到 XBM，一连串动作摆在那儿。

当然，现在还是专利阶段，离量产还有好几年。2030 年这个时间点放在半导体行业不算离谱，但变数也不少。不过至少有一点确定：HBM4 不会只有一个玩家。对于咱们这种平时跑跑模型、打打游戏的普通人来说，这些技术听起来有点远，但最终降下来的成本、多出来的选择，最后还是会落到实际产品上。到时候新显卡、新 AI 加速器的定价能不能温柔点，就看这类方案打得够不够凶了。