《科创板日报》7 月 8 日讯（编辑 宋子乔）近日，英特尔公布一项名为 XBM 的超高带宽内存专利技术，旨在成为 HBM4 的替代方案，有望提供更高的带宽和更低的成本。据 wccftech 报道，这项技术的商业化时间预计将在 2030 年之后。

XBM（eXtended Bandwidth Memory），全称扩展带宽内存，属于 DRAM 内存方案，其封装尺寸将与 HBM4 保持一致，每颗芯片的容量可在 0.5GB-5GB 之间，搭载 32GT/s 速率的 UCIe 通用芯粒互联接口。

XBM 最核心的革新在于重构了芯片底层架构。传统 DRAM 的存储单元制作于前段制程（FEOL），也就是原生用于制作晶体管的底层硅基底；而XBM 将 1T1C 存储单元转移至后段制程（BEOL），布置在晶体管上层的金属通孔堆叠区域，并采用薄膜晶体管工艺。

芯片堆叠的倾斜视图，显示了跨层的对齐数据块和 TSV

这种后道集成存储单元的设计，能大幅提升芯片面积利用率，容纳更多硅通孔（TSV），有效拉高内存集成密度与带宽上限，这也契合英特尔长期推行的 " 存储层叠于逻辑电路上方 " 的后道晶体管技术路线。

值得注意的是，该专利的侧重点不在于存储单元本身，而在于定制化封装方案：英特尔推出封装集成内存（MoP）与反向悬垂结构，优化 Z 轴堆叠高度。传统 MoP 会增加 300-350 微米厚度，新结构可降低堆叠高度，取消防翘曲加固筋，由电压调节器直接为 DRAM 供电，实现更小体积、更低成本的封装形态。

封装内存横截面图，芯片堆叠位于 SoC 模块两侧

在硬件规格上，XBM 由封装基板、可选基底芯片和堆叠存储芯片阵列构成，整体封装尺寸与 HBM4 保持一致；其工作频率为 2GHz，依靠子通道数量与堆叠层数控制数据块规模，依托架构和封装双重优化，能够在更小的硬件体积内实现更高的带宽与存储容量。

高带宽内存（HBM）将 DRAM 芯片垂直堆叠在底层逻辑芯片上方，通过 TSV 完成芯片互联，并借助硅中介层，以超宽并行接口与处理器进行数据通信，单堆叠位宽可达 1024 位。该超大位宽是 HBM 实现超高带宽的核心，但也直接导致其封装成本高、扩展性受限，根源在于所有信号走线都必须穿过内存与计算芯片之间的硅中介层。

随着 AI 加速器算力增速远超内存读写性能增速，这类内存墙已经制约整体性能，因此目前主流芯片厂商均将研发重心放在内存接口与堆叠架构优化上，而非单纯迭代逻辑芯片。

业界均紧锣密鼓研究 HBM 替代方案。

英特尔此前推进过多款 DRAM 存储研发项目，例如混合内存立方体（HMC）与多通道 DRAM（MCDRAM），均遭遇各类技术难题，始终未能实现量产上市。借助 XBM 方案，英特尔正在调整自身 DRAM 存储研发路线。

目前，英特尔至少在并行开发两种 HBM 替代方案，除了 XBM，还有 ZAM（Z 角存储器）方案，ZAM 是英特尔与软银子公司 SAIMEMORY 联合开发的架构，计划在 2026 年超大规模集成电路研讨会上展示。

ZAM 的创新之处在于键合技术——采用熔合键合技术，将九层 DRAM 堆叠在一起，层间硅层厚度约为 3 微米，层间硅层厚度也约为 3 微米。据报道，其带宽密度约为 HBM4 的两倍，商业化目标时间为 2029 年。