快科技 5 月 28 日消息，近日，华为公司董事、半导体业务部总裁何庭波署名的论文《多层电子系统的时间缩放理论》正式提交至中国科学院科技论文预发布平台（ChinaXiv），系统阐述了 " 韬（τ）定律 "，并披露了华为麒麟、昇腾系列芯片的部分路线图规划。

论文首次明确了麒麟系列芯片未来四年的研发规划——麒麟 2026、2027、2028、2029。其中，将于今年秋季发布的麒麟 2026 是首款 " 韬定律芯片 "，主频 3.1GHz，也是逻辑折叠技术架构首次落地实施，后续所有芯片均采用这一架构体系。

至于麒麟芯片的后续命名，2026-2029 大概率只是代号。预计麒麟 2026 依然会采用麒麟 9050 Pro 的命名。

芯片状态一栏，今年秋季要发布的麒麟 2026 芯片，以及明年的麒麟 2027 芯片被标记为标记为 Silicon（硅后）状态（完整表述为 Post-silicon，表格中因与 Pre-silicon 对应做了简写），指芯片已经完成流片（Tape-out），从晶圆厂获得了实际的硅片样品，进入芯片级测试、调试和良率提升的阶段。

而麒麟 2028、2029 芯片还处于 Pre-silicon（硅前）状态，指芯片尚未提交流片，完全处于设计、仿真和验证的软件阶段。所有工作都在计算机上完成，没有生产出任何实际的硅片。意味着架构设计已经确定，但还在进行细节优化和仿真验证，距离流片还有一段时间。

在未来十年中，华为逻辑折叠预计将从局部关键路径折叠发展到全规模、多层折叠，每个封装三层、四层甚至更多层。

从 2026 年到 2035 年，晶体管密度预计将达到 400MTr/ 平方毫米甚至更高。

同时，逻辑折叠使麒麟芯片能够显著提升 CPU 核心频率，并为达到 4GHz 及以上铺平道路。该路线图是可行的，并且在成本方面，经济上也是可行的。

5 月 25 日，华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲，从演讲现场展示的官方 PPT 来看，麒麟 2026 芯片的晶体管密度大幅提升了 53.5%，达到了的 238MTr/ 平方毫米这意味着每平方毫米的芯片面积上，可以集成 2.38 亿个晶体管，理论上与 Intel 18A 工艺持平，接近初代台积电 3nm。

与此同时，芯片的 P 核能效提升了 41%，最高频率也提升了 12.7%，实现了性能与能效的双重飞跃。

值得一提的是，日前在深圳举行的 "2026 凤凰湾区财经论坛 · 金融峰会 " 上，华为金融系统部 CTO 郑俊在主旨演讲中表示，华为依托韬（τ）定律，在产业链协同与国家自主技术支持下，完整打通芯片制造从上游硅元设计到封装测试的全工艺、全供应链环节。基于韬（τ）定律研发的芯片已应用于华为 Mate 90 机型，已经实现等效 3nm 的水平。