快科技 12 月 9 日消息，如何继续缩小晶体管、推动先进制程工艺，是当下半导体行业集体都在努力的事情，其中一大关键就是寻找新的、更理想的晶体管材料。

2025 年度的 IEEE 国际电子器件会议 ( IEDM ) 上，Intel、Intel Foundry 的团队就展示了三种前景光明的 MIM 堆叠材料，分别是：铁电铪锆氧化物 ( HZO ) 、氧化钛 ( TiO ) 、钛酸锶 ( STO ) 。

其中，后两者都属于超高 K 材料。

它们都是用于片上去耦电容的金属 - 绝缘体 - 金属 ( MIM ) ，这次突破性的进展有望解决先进工艺中的一个关键挑战，也就是在晶体管不断缩小的同时，保持稳定的供电。

三种新材料都可以应用在深槽电容结构中，并且与标准的芯片后端制造工艺兼容，也就是能直接用于现有产品线。

它们可以大幅度提升平面电容值，能做到每平方微米 60-98 飞法拉（fF/ μ m2），同时可靠性十分卓越，漏电水平比业界目标低了足足 1000 倍——严格来说是降低到 1/1000。

同时，它们不会牺牲可靠性指标，包括电容漂移、击穿电压。

大会上，Intel Foundry 的研究人员还探讨了其他先进工艺话题，包括：

－ 超薄 GaN 芯粒技术：

Intel 展示了基于 300 毫米晶圆的功能完整的氮化镓 ( GaN ) 芯粒，厚度只有 19 微米，还不如一根人类头发，同时配有完整的集成数字控制电路库，有望解决下一代高性能电力、射频 ( RF ) 电子器件在供电、效率方面的挑战。

－ 静默数据错误：

传统制造测试会遗漏一些关键缺陷，导致数据中心处理器出现静默数据损坏，因此需要采用多样化的功能测试方法，确保大规模部署的可靠性。

－ 2D FET 的可靠性：

即二维场效应晶体管。Intel 与维也纳工业大学合作，探讨了二维材料 ( 比如如二硫化钼 ) 在未来能否取代硅，用于微型化的晶体管。

－ 2D FET 的选择性边缘工艺：

Intel 与 IMEC 合作，改进了用于源极和漏极接触形成和栅极堆叠集成的技术模块，降低了等效氧化层厚度 ( EOT ) ，兼容现有晶圆厂。

－ CMOS 微缩：

Intel 与韩国首尔大学合作，探讨了互补金属氧化物半导体 ( CMOS ) 微缩技术的最新进展，包括如何通过平衡功耗、性能和面积，背面供电网络，设计工艺协同优化 ( DTCO ) ，推动半导体技术继续发展，满足 AI 和 HPC 的算力需求。