昨天，2026 年 5 月 25 日，是 " 摩尔定律 " 时代的最后一天。

因为华为昨天用一份论文、一条 " 韬定律 "，彻底回答了一个困扰行业多年的大问题：

" 当摩尔定律走不下去的时候，到底要怎么办？

今天，我们就来深度聊一下华为的 " 韬定律 " 以及它的意义。

一条定律，到底能有什么威力？

众所周知，半导体行业是讲 " 摩尔定律 " 的，即 " 集成电路上可容纳的晶体管数目，每隔约两年便会增加一倍。"

微观下的芯片就像城市的街道

这句话的言下之意就是：对芯片厂商而言，别的都是虚的，只有提高设计、制造水平，把晶体管越做越小、越排越密才是真的。

这当然不是什么能用数学计算严谨证明的定律，但却是一种对行业发展逻辑的精准归纳，是由快捷半导体和英特尔创始人之一戈登 · 摩尔（Gordon Earle Moore）于 1965 年提出的一个经验法则，一个 " 行业指导性思想 "。

乍一看，我们或许会觉得这有什么大不了的，不就是一个行业观察么？

一句轻飘飘的话，凭什么可以定义价值万亿美元的全球半导体行业？

就凭他是英特尔的联合创始人吗？

一句话当然没有这种能量。

但如果这句话被所有厂商当成真理而虔诚信仰的时候，那就是另一个故事了。尤其是当其他业内大佬纷纷提出与之相通的观点，彼此构成了一整个理论体系的时候。

要知道：半导体行业不仅有摩尔定律，还有各种从侧面协助摩尔定律的其他定律。

Dennard 缩放定律——晶体管缩小时，电压和电流同步等比缩小，功耗密度保持不变。这是摩尔定律的 " 能耗伴侣 "，让性能翻倍的同时不增加发热。（2005 年已失效）

Amdahl 定律，并行计算的天花板定律——一个任务里有多少比例是 " 必须串行 " 的部分，决定了并行加速的上限。

Wirth 定律——软件变慢的速度比硬件变快的速度更快。摩尔定律让硬件每两年翻倍，但软件工程师因此变得粗放，用越来越臃肿的代码换开发效率。

Rock 定律——芯片制造设备的成本每四年翻一番，这是摩尔定律的 " 代价面 " ——性能在涨，但建一条新生产线的钱也在指数级膨胀。

实际上，从那时候起，整个半导体行业，都选择相信了摩尔的观察，并开始按照摩尔的话来组织自己的行动。

于是，摩尔定律，成为一种契约、一种行业自我实现的 " 预言 " ——两年之后，我会给你带来性能翻倍的东西。

基于这样的承诺，芯片厂商按照这个节奏进行投资和研发、设备商按这个节奏开发光刻机、软件公司按这个节奏规划产品迭代、客户按这个节奏制定采购计划。

而更加重要的是，摩尔定律的提出，解决了行业里一个非常现实的问题：如何分摊天文数字的研发成本？

一条芯片生产线，里面包括了光刻机在内的上百种尖端设备，造价动不动就是数百亿美元。你让任何一家巨头公司做这种级别的投入，那都是会带来巨大争议的，但摩尔定律却让大家心甘情愿地做了几十上百次这样的投入。

台积电的生产线，里面堆满了各种设备，绝非只有光刻机才是重要的

原因在于：只要性能每两年翻倍、成本持续下降，就总会有新的应用场景被解锁，总会有新的市场涌现来消化产能。所以英特尔愿意建晶圆厂，台积电愿意投 EUV，ASML 愿意花二十年开发极紫外光刻机。

因为大家都相信市场会增长，投入会有回报。

摩尔定律是这条产业链上所有人共同押注的底层假设，是一种不言自明、理所当然的东西。

结果就是，这些年我们眼看着芯片制程从 7nm 一路被干到 3nm，晶体管数量从 69 亿（苹果 A12）一路被拉到了 280 亿（苹果 M4）。然后，随着 AI 时代的到来，对 GPU、内存条、硬盘的需求暴增，半导体行业彻底成为了左右打过命运走向的关键领域。

这就是 " 行业定律 " 的威力，因为当它开始被全行业所信仰，所有人就都为以此为基本假设而进行真金白银的投入，信的人越多、投入得越多，这种信仰的威力就越强大。

华为 " 韬定律 " 何以终结摩尔定律

本来，全世界都可以跟着 " 摩尔定律 " 一路 " 你好我好大家好 " 走下去的，但当技术越来越先进，当工艺制程从微米级一直下探到纳米级的时候，摩尔定律就开始出问题了。

不是大家不信这老头的话了，而是摩尔定律撞上了物理学的铜墙铁壁——量子隧穿。

经典物理学中，能量不够就过不了障碍，就好比你不踩油门，那车就上不去坡。但电子不是汽车，它的位置是一团概率分布。这团概率雾会渗入障碍物内部，如果障碍足够薄，渗过去的概率就不为零——电子就这样 " 穿墙而过 " 了。

在微米级别的晶体管中，这种障壁非常厚重，电子根本穿不过去。但晶体管缩小到几纳米时，势垒薄到挡不住这种穿透，关不断的漏电流就由此产生了，这就是几何缩放的物理极限。

电子是量子粒子，量子隧穿是它的内禀属性，没有任何工程手段可以消除。当沟道长度进入 2 纳米、1 纳米量级，隧穿电流会强到让晶体管完全失去开关功能，芯片就废了。

这就是那个困扰全行业的大问题：当摩尔定律失效后，我们要怎么办？

或者我说得更直白些：物理学的铜墙铁壁就在那里，我们既然无法打破物理学约束，那要如何提升芯片性能？

行业里的能人异士们当然提出过许多解决办法，英伟达押注 GPU 大规模并行，用堆算力核心换性能；苹果做软硬一体协同，M 系列芯片靠统一内存架构和自研指令集榨干每瓦性能；台积电转向先进封装，CoWoS 和 SoIC 把多颗芯片叠在一起当一颗用；AMD 用 Chiplet 把芯片切成小块分开制造再拼装，降成本同时提良率 ...... 等等等等。

工程上，大家都有自己的解题思路。

但在总体的行业指导思想上，自从摩尔之后，再无人能够提出那种 " 三界大魔皆拱手，十方外道悉皈依 " 的宏观原则了。

直到昨天，直到华为终于发布了 " 韬定律 "，回答了那个问题。

来看看华为 " 韬定律 " 论文里的几条核心信息吧！

首先，摩尔定律已经 game over 了。

论文说：晶体管继续缩小带来的红利已经消失。7nm 以下，每个晶体管的成本不降反升；设计一颗 2nm 芯片的费用超过 10 亿美元。

虽然没有明确否认摩尔定律，但看了我们之前论述，大家也应该明白：当这句话被挑明了，也就意味着大家不能再像以前一样跟着摩尔定律去投资产线了。

第二，新框架：把 " 空间 " 换成 " 时间 " 来衡量进步。

论文说：摩尔定律的本质从来不是 " 晶体管变小 "，而是 " 信号传递变快 "。小只是手段，快才是目的。所以他们提出用 τ（时间常数）作为新的统一衡量标准，贯穿从晶体管（皮秒级）到数据中心（秒级）整个十二个数量级。

以前大家盯着 " 晶体管有多小 "，何庭波说这是盯错了指标。真正重要的是 " 数据跑得有多快 "。就像衡量一座城市不该只看面积，而该看通勤时间——时间才是真正的货币。τ 缩放就是把这个逻辑系统化。

第三，最有意思的一个，LogicFolding（逻辑折叠），在固定节点上实现代际跨越。

论文说：把芯片从 " 平铺 " 变成 " 垂直叠起来 "，让原本很长的电路信号路径大幅缩短。在麒麟 2026 上实测：晶体管密度从 155 跳到 238 MT/mm²（一步顶三年的几何缩放），能效提升 41%，频率提升 13%。

也就是说，以前芯片是 " 平房 "，信号从巷子这头跑到那头要很长时间。LogicFolding 把它改成 " 楼房 "，上下层之间打通，信号走楼梯比走平路短得多。关键是：没有换新的光刻机节点，只是重新安排了布局，就实现了以前需要三年才能达到的密度提升。

第四，AI 数据中心：数据搬运比计算本身更是瓶颈。

论文说：大型 AI 集群里，超过 80% 的能量被 " 数据移动 " 消耗，超过 70% 的成本在数据存储。减少数据传输时间，和减少计算时间一样重要，甚至更重要。

指出了 AI 集群的成本关键——训练大模型时，芯片 " 想 " 得快不是核心问题，芯片之间 " 说话 " 太慢才是。就像一群聪明人开会，不是每个人思考慢，而是麦克风和传话效率太低，大家都在等。

第五，统一总线（UB）：让几百块芯片像一块芯片一样工作。 。

论文说：传统多芯片系统通过多层协议传数据（PCIe、以太网、InfiniBand 叠加），每次转换都加延迟。统一总线用一套协议打通全部，远程访问延迟从几十微秒压缩到 100 纳秒，降低约 500 倍。

这是中国人最擅长的事情——系统工程——统一总线相当于在所有芯片之间建了一条高速直通管道，几乎瞬间就到。一个机架里几百块芯片，对外表现得像一块大芯片。

第六，3D Folding（3D 折叠）破解 " 面积与周长 " 的根本矛盾。

论文说：传统 2.5D 芯片封装里，计算能力随面积增长（N²），但内存带宽、供电、I/O 都只能从芯片边缘进入，只随周长增长（N）。芯片越大这个矛盾越尖锐。3D Folding 把存储、供电、光 I/O 都挪到 " 垂直方向 "，让它们也随面积增长，彻底解决这个拓扑困境。

想象一栋楼，住的人（计算）随楼层数平方增长，但电梯（带宽）只开在边上，越盖越高、电梯越不够用。3D Folding 相当于给每层楼都装了天花板电梯，带宽和楼层数同步增长，不再卡脖子。

第七，逻辑与存储重新融合。

论文说：上世纪 80 年代，CPU 和内存被刻意解耦，各自独立发展。AI 时代这个趋势正在逆转——数据移动太关键，逻辑和存储必须紧密物理集成，这重塑了整个半导体产业链的权力格局：不做芯片只做封装和存储的公司，话语权正在变大。

第八，方法论意义：τ 是整个行业的共同语言。

论文说：τ 缩放是自 Dennard 缩放（1974 年）以来，第一个能统一指导整个计算堆栈（从晶体管到数据中心）的优化原则。

它让工艺工程师、电路设计师、系统架构师、软件团队说同一种语言。

总结就是：几何缩放时代结束了，下一个十年的竞争不在光刻机节点，而在如何通过垂直堆叠、光互联、系统架构协同，系统性地压缩数据在芯片内、芯片间、机架间流动的时间。而且人家也不是纯粹玩概念，人家是有实际产品的——华为用六年、381 块量产芯片验证了这套方法论，并把它最终整理编纂成一个可以替代摩尔定律的新行业指导原则。

结尾：关于 " 韬定律 " 的一些未来推演

首先，显然，" 韬定律 " 的提出，可以视为一种对游戏规则的重新定义。但看了前面内容，咱们也应该知道，如果想让 " 韬定律 " 越来越稳固，那就需要全行业的从业者真金白银地进行投入，需要让所有人按照这个思维去进行布局。

然而，如今的局势摆在这里，技术上的问题永远是好解决的，但人心里的那些弯弯绕绕，却并不是那么好处理。

不过，老局个人倒是比较乐观的。

原因很简单，因为半导体这块，我们一直都是被卡脖子的，迟迟无法获得最新的光刻技术。也是基于这样的条件，我们才不得不另辟蹊径，找到了 " 韬定律 "。

但这个现实换个角度看就是：我们提出了一种不需要最新光刻技术也能造出先进芯片的思路——不需要像 " 摩尔时代 " 那样进行超大规模投入了，不需要再按照两年的节奏死磕了，通过更优秀的架构设计，我们一样可以实现目的。

这就很诱人了家人们，因为这是整个行业痛点所在，因为台积电、三星、英特尔掌握着最先进的生产设备，在 " 韬定律 " 的体系下，他们可以发挥出更强悍的能量。

他们要怎么拒绝？

其次，" 摩尔定律 " 时代，因为核心在于晶体管数量增加，所以话语权被把控在了台积电这样的晶圆厂手中。但在 " 韬定律 " 时代，晶体管数量虽然依旧重要，但核心变成了设计思路以及堆叠技术。

最直接的受益者是封装厂。当三维堆叠从边缘技术变成主流路线，台积电 CoWoS、日月光、长电科技这类封装环节的玩家，从配角升格为主角。封装能力的差距，将直接体现在系统级性能上，而不再只是成本高低的问题。

存储厂商的议价权同样在上升。τ 缩放的核心判断之一是逻辑与存储必须重新融合——物理距离决定数据传输时间，传输时间决定系统性能。SK 海力士、三星的 HBM 部门，从过去被动等待设计需求，变成主动影响系统架构的关键方。谁的 HBM 带宽更高、集成更紧密，谁就掌握 AI 芯片的性能上限。

光互联是另一个正在崛起的战场。铜线在 Tb/s 量级下物理上已经力不从心，近封装光 I/O 方向将诞生新的核心供应商，这个市场目前仍高度分散，窗口期还在。

真正受到冲击的，是那些单纯依赖制程领先吃溢价的商业模式。节点优势依然重要，但它的护城河深度在收窄。未来的竞争格局，将从 " 一个维度定胜负 " 变成封装、存储、互联、架构多维度的系统集成能力之争。整合能力，正在取代单点领先，成为新的核心竞争力。

这对 " 韬定律 " 被广泛认可更是利好消息。

因为在 " 摩尔定律 " 的时代，这些厂商在台积电、三星、英特尔面前其实都是配角，但他们也想上桌吃饭—— " 韬定律 " 就是这些人上桌的一个机遇所在，非常匹配他们的利益诉求。

毕竟，你总不能阻止我奔向更好的人吧？

最后，也是最有意思的一个点：华为已经在这个项目上忙活六年了，已经推出 381 款不同领域的芯片了。那你猜我们在这个领域上积累了多少先发优势呢？我们在设计、工具、材料、工艺上又积累了多少筹码呢？

对于勤劳、聪明、踏实的中国工程师来说，六年已经足够改天换地了。