5 月 14 日，晶圆代工大厂台积电在中国台湾举行的 "2026 年度技术论坛 " 上表示，预计 2022 年至 2026 年间，人工智能（AI）加速器晶圆的需求将增长 11 倍。

台积电同时上调了对全球半导体市场的预测，预计到 2030 年，全球半导体市场规模将超过 1.5 万亿美元，高于此前预测的 1 万亿美元。其中，AI 和高性能计算预计将占比 55%，智能手机占比 20% 和汽车应用占比 10%。

△台积电业务开发及全球销售资深副总经理暨副共同营运长张晓强

台积电业务开发及全球销售资深副总经理暨副共同营运长张晓强（Kevin Zhang）表示，未来 AI 加速器的性能将取决于先进制程、先进封装和高速互连技术的融合，而 AI 模型规模的不断扩大也提升了 SoIC（系统整合芯片）和 3D IC 技术的重要性，因为这些技术能够将 DRAM 直接堆叠在计算芯片上。

2nm 产能年复合增长率将达 70%

为了应对市场旺盛的需求，台积电计划将提高其最先进的 2nm 制程芯片的产能，预计第 1 年 2nm 晶圆产出将较同期 3nm 产出高出 45%，2026 年至 2028 年的复合年增长率 ( CAGR ) 将达到 70%。台积电 3 及 5nm 产能于 2022 到 2027 年复合成长率也将达 25%，以支持客户强劲需求。同时，CoWoS（芯片封装于晶圆基板上）先进封装产能也预计将在 2022 年至 2027 年间实现超过 80% 的复合年增长率。

而为了实现这一产能扩张计划，台积电营运、先进技术工程副总经理田博仁在年度技术论坛中透露，台积电 2025~2026 年正加速扩张脚步，达成新建九座厂房目标。放眼全球，台积电预期将新建与改造共计 18 座工厂，其中包含 5 座先进封装厂，以强力提升先进制程与封装产能，全面满足全球客户需求。

△台积电营运、先进技术工程副总经理田博仁

田博仁说，台积电克服地理限制，将 3nm、5nm 及 7nm 厂区串联成 Super Giga Fab，利用 AI 实现跨厂区最佳化，最大幅度提高生产力。

田博仁指出，台积电在过去一年于技术提升与产能扩张两方面均取得显著进展。面对全球 AI 与 HPC 应用的强劲需求，台积电正以过去 2 倍的速度加速晶圆厂扩建，并致力于在全球范围内建立新产能。

全球产能布局：台湾 12 座厂在建

在具体的产能布局方面，田博仁表示，尽管积极拓展海外版图，中国台湾依旧是台积电最核心的先进制程重镇。目前中国台湾共有 12 座晶圆厂或先进封装厂正在建设中。针对 2026 年的最新计划，台积电预计将在台湾新建 4 座晶圆厂及 2 座先进封装厂。

其中，在最先进的 2nm 及更先进制程布局上，位于新竹的 Fab 20 厂与高雄的 Fab 22 厂作为主要量产基地，已于 2022 年动工并正式进入量产阶段。此外，台中 Fab 25 厂也已于 2025 年展开动工，并计划于 2028 年开始量产 2nm 与更先进的制程。为支持客户持续成长的庞大需求，台积电也强调将持续在台湾扩张先进封装产能。

在海外产能扩张方面，台积电于美国、日本及欧洲等地皆取得多项重大进展：

美国亚利桑那州：台积电第一座晶圆厂已于 2024 年四季度量产 4nm 制程，预计至 2026 年产能将实现 1.8 倍的增长，且该晶圆厂良率表现已达到与台湾总部相当的水平；第二座晶圆厂的设备搬迁计划于 2026 年下半年进行，预计 2027 年下半年开始生产 3nm 制程；第三座晶圆厂于 2025 年上半年动工，主体结构已于近日顺利封顶；第四座晶圆厂以及首个先进封装设施的建设预计将于今年启动。近期，台积电已顺利取得现有厂区旁的新土地，以支持进一步的扩张计划。

日本熊本：第一座晶圆厂（P1）已进入 22 及 28nm 的量产阶段，40nm 制程亦在持续开发中 ; 第二座厂（P2）的新建计划调整进展顺利，于 2025 年开始建设，将升级提供 3nm 技术。台积电预计，熊本厂 2026 年针对 28 与 22nm 的产出将达到 2025 年的 20 倍，且良率同样达到与台湾总部相当的水平。

德国德累斯顿：台积电合资的特殊制程晶圆厂已于 2024 年开始建设，并按计划推进。该晶圆厂专注于汽车与工业应用，将首先支持欧洲客户采用 28nm 和 22nm 工艺，随后提供 16nm 和 12nm 工艺。

中国大陆：台积电将维持提供 16nm 与 28nm 产能。

N2 进入量产，A14 与 A13 引领埃米时代

台积电指出，其 2nm 家族的 N2 制程已于 2025 年第四季开始量产，N2P 则计划于 2026 年下半年开始量产。而搭载名为超级电轨（Super Power Rail）的背面供电技术的 A16 制程预计于 2026 年下半年生产就绪。

而为了给客户提供更多元的选择，台积电还将推出基于 N2 进一步优化的 N2X 与 N2U 制程，将分别于 2027 年与 2028 年量产。其中 N2U 相较于 N2P，速度加快 3% 至 4%、功耗降低 8% 至 10%，并提升约 3% 的逻辑密度，为 AI、HPC 与制程手机应用提供绝佳的均衡选择。

台积电业务开发副总经理袁立本表示，台积电已收到约 25 个 2nm 产品设计定案，另有超过 70 个客户设计正在规划或进行中。AI、HPC 与手机应用加速采用 2nm，2nm 第二年的设计定案数量约为 5nm 同期的 4 倍。

在备受瞩目的埃米级制程方面，A14 制程预计于 2028 年进入量产。A14 制程采用了第二代纳米片晶体管技术—— NanoFle Pro 和超级电轨技术，相较于 N2 制程，在相同功耗下速度最高可提升 15%；在相同性能下，最多可降低 30% 功耗；其逻辑密度与芯片密度也将分别提升至 N2 的 1.23 倍与 1.2 倍。

A13 制程是 A14 的光学微缩版，将线性尺寸缩小了约 3%，在保持与 A14 完全兼容的设计规则和电气特性的前提下（客户能快速从 A14 迁移至 A13），面积缩小约 6%，晶体管密度相应提升，预计于 2029 年进入生产。

A12 将继续采用台积电第二代纳米片晶体管 NanoFlex Pro 技术和超级电轨技术，同时在正面和背面进行微缩以实现整体密度提升，计划于 2029 年量产。

按照台积电的说法，N2、N2P、N2U、A14、A13 主要是面向客户端（智能手机、消费电子）的节点，这类节点强调成本、能效和 IP 复用，强大的设计兼容性至关重要，客户可接受渐进式改进。

A16、A12 则主要是面向面向 AI/HPC 数据中心的节点，这类节点必须提供显著的性能提升以证明技术过渡的合理性，成本相对次要。同时，这两个节点还集成了 Super Power Rail（SPR）背面供电技术，以解决 AI 数据中心的电源完整性和电流传输限制问题，更新周期为两年。

需要指出的是，台积电 A13 和 A12 均无需使用 High-NA EUV 光刻设备，台积电计划至少到 2029 年继续使用现有的低数值孔径 EUV 设备。张晓强对此表示：" 我们仍然能够充分利用现有 EUV 技术的优势，而无需转向高数值孔径设备——要知道，高数值孔径设备的成本非常非常高。"

随着物理微缩面临挑战，在纳米片构架之后，台积电积极研发互补式场效晶体管（CFET）全球最小的可运作 6T SRAM 內存单元，其布局面积较传统纳米片设计缩小约 30%，并成功展示由约 1,000 个电晶体组成之 CFET 环形振荡器（ring oscillators）。

此外，台积电在二维（2D）材料方面也取得显著进展，将 2D 信道的电流密度提升了三倍，为未来的微缩与低功耗芯片奠定基础。

2028 年量产 14 倍光罩尺寸 CoWoS，SoIC 将支持 N2 对 N2 堆叠

为了支撑庞大的 AI 计算对于先进封装的需求，台积电将生产全球最大的 5.5 倍光罩尺寸 CoWoS，良率超过 98%。未来几年，台积电预计于 2028 年量产可整合 20 个 HBM（高频宽內存）、14 倍光罩尺寸的 CoWoS，而大于 14 倍光罩尺寸且整合 24 个 HBM 的版本将于 2029 年就绪。

在系统级晶圆（SoW）技术上，台积电可将中介层尺寸放大超过 40 倍光罩尺寸，最多整合 64 个 HBM 与 16 个计算芯片。目前用于逻辑晶粒整合的 SoW-P 已自 2024 年起量产，结合 HBM 的 SoW-X 预计于 2029 年就绪。

在 3D 堆叠技术方面，台积电的 SoIC 芯片尺寸持续缩小，与 2015 年推出的 2.5D CoWoS 芯片相比，SoIC 的互连密度提高了 56 倍，性能提高了 5 倍。目前，具备 6 μ m 键合间距的版本已于 2025 年量产，并将逐步推进至 2028 年量产的 N2 对 N2 堆叠，以及 2029 年的 A14 对 A14 堆叠（4.5 μ m 间距）。

COUPE 光子引擎量产在即

随着 AI 服务器计算需求的高速增长，数据传输的延迟与功耗成为业界急需克服的关键瓶颈。为突破传统铜线的物理极限，紧凑型通用光子引擎（COUPE）与光电共封装（CPO）技术正成为新世代 AI 基础设施的核心解决方案，也成为半导体业界关注的焦点。

据介绍，COUPE 技术如果搭载于 CPO 中，可提供 4 倍的功耗效率并减少 90% 延迟；若建构在中介层上，更能达到 10 倍功耗效率与减少 95% 延迟的惊人表现。

台积电表示，在典型的 AI 服务器架构中，计算托盘内的 GPU 与负责数据分配的交换器（Switch）之间传统上多依赖铜线连接，而交换器与交换器之间则已广泛采用光学传输。为进一步提升整体传输效能，业界积极推动紧凑型光学封装（COP），其核心理念是 " 尽可能以光学传输取代铜线 "，甚至在电路板上最后的几公分也改为采用光学连接。

台积电业务开发组织副总经理袁立本指出，这项技术的核心在于利用 SoIC 技术，将普通的逻辑芯片（即电子集成电路，EIC）与光学芯片（PIC）进行紧密整合。当光信号进入后，这两种新片会互相协作，将光信号翻译成电信号再输出给核心的 GPU。

△台积电业务开发组织副总经理袁立本

硅光子封装技术的演进可分为三个重要阶段：

插拔式与电路板层级（On-PCB）：这是 2025 年的主流与现有方案，光电转换后仍需通过铜线行经较长的电路板与芯片基板，虽然已有进步，但传输距离仍相对较长。

基板层级（On-Substrate）： 2026 年下半年的重大进展，是将光学转换元件从电路板移入芯片封装的基板上。仅仅是缩短这段微小的实体距离，就带来了显著的性能跃升。数据显示，在基板上搭载 COUPE 技术的 CPO，可提供传统铜线 4 倍的功耗效率，并将传输延迟大幅减少高达 90%。

中介层层级（On-Interposer）：这是技术发展的下一步，也是提升性能的关键。通过在中介层上使用 COUPE 技术，将光学元件推得离核心运算单元更近，预计可实现 10 倍的功耗效率与高达 95% 的延迟减少。专家解释，下一阶段的传输速率提升，并非来自光学速度本身的改变，而是因为电信号转换后的实体传输距离更贴近逻辑计算核心。

根据台积电的最新研发进度，搭载 COUPE 技术的全球首个 200Gbps 微环调变器（MRM）预计将于 2026 年进入量产。在优异的制程控制下，采用该技术的 MRM 能实现低于 1E-08 的极低位元误差率。展望未来，业界将持续扩展技术能力，朝向 400Gbps 调变器、多波长技术与多列光纤阵列单元发展，终极目标是在 2030 年实现高达 4Tbps/mm 的频宽密度。

尽管目前的 CPO 技术主要仍应用于交换器上的数据沟通，但包括广达等业界专家的 " 终极梦想 "，是能让光信号直接跨越交换器进入 GPU。随着 3D Fabric 等先进封装技术持续推进，未来我们将有望看到高带宽内存（HBM）、逻辑芯片与光学封装在同一架构中完美堆叠，为下一代 AI 计算奠定无与伦比的硬件基石。

特殊制程：全面满足车用、射频与微型显示需求

在特殊制程方面，台积电车用技术 N3A 已经通过验证，下一代车用制程 N2A 预计于 2028 年第一季通过车规验证。

在非易失性内存方面，台积电 12nm RRAM 已准备接受客户设计，预计 2026 年底将通过车用验证；16nm MRAM 也已准备好支持车用 MCU。

针对显示器，台积电推出了专为 OLED 和 Micro Display 设计的 16HV 平台，相较前代 28HV，能为高阶智能手机驱动 IC 降低 35% 功耗，并为 AI 眼镜缩小 40% 显示面积及降低 26% 功耗。

台积电业务开发组织副总袁立本指出，智能眼镜等 AI 边缘设备不只需要先进逻辑制程，也需要高压显示、射频与特殊制程同步升级，以优化关键的显示与功耗问题，对此台积电也有配套的制程与技术服务。

目前，台积电已经推出业界首个鳍式场效晶体管（FinFET）高压平台 N16HV，用于可折叠、轻薄 OLED 与 AR 眼镜。 相较 28nm 高压制程，N16HV 用于近眼显示引擎背板时，可将芯片面积缩小 40%、功耗降低约 20%，有助智能眼镜朝更轻薄、更省电、可长时间配戴方向发展。

N4C RF 为目前最先进的 RF CMOS 技术，与 N6 RF+ 相比，可为智能手机与 AI 驱动智能眼镜等数字密集型 RF SoC 产品降低 39% 功耗、缩小 33% 面积，可大幅优化 AI 穿戴装置体验。

张晓强指出，AI 应用百花齐放，衍生出智能手机、智能眼镜、自动驾驶汽车与人型机器人等终端应用，智能眼镜最具潜力的原因在于，不论 AI 如何推进，人类与外界互动最有效率的方式仍是 " 视觉 "，未来智能眼镜有机会把数据中心的强大智能，实时带入使用者眼前。

张晓强认为，AI 若要真正无所不在，就必须嵌入各类电池供电的边缘装置。 智能眼镜虽仍在起步阶段，但想像空间庞大，未来可透过高速连网与 AI 运算，把数据中心智慧连结到人类大脑与日常生活场景。不过，智能眼镜要从笨重的护目镜般设计，演进到可日常配戴的轻薄眼镜，仍需要约两个数量级的技术提升，核心关键在于降低功耗。

编辑：芯智讯 - 浪客剑